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通过变频PLL的VCO频率仿真测量获得更好的相位噪声

澳门金沙娱乐场 ? 2021-03-24 15:27 ? 次阅读

作者: DEAN BANERJEE,MOHAN RUDRAPPA,UDAY MEDA和AJEET PAL,德州仪器TI

在大多数锁相环(PLL)合成器应用中,相位噪声是一个关键参数。例如,在雷达中,低偏移频率的相位噪声转化为辨别彼此靠近的两个物体的能力。数据转换器时钟应用还需要低相位噪声,以实现低信噪比。对于接收器,相位噪声有助于检测微弱的信号。对于测试设备,相位噪声有助于测量较低噪声的信号。

领先于性能的应用程序将需要更好的相位噪声,即使它会转化为更多的组件和复杂性。改善相位噪声的一些尝试包括使用带乘法器的固定频率源和使用窄带压控振荡器(VCO),但要以降低频率覆盖范围和下变频VCO频率为代价。在本文中,我们将讨论下变频PLL的VCO频率的方法,并将该方法的仿真结果与实际测量结果进行比较。

PLL理论基础

在解释如何下变频信号之前,让我们回顾一下PLL理论的一些基础知识。可以使用PLL从稳定源产生一定范围的频率。图1显示了PLL的传统架构。

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图1该框图显示了传统的PLL架构。资料来源:德州仪器(Texas Instruments)

PLL中的相位噪声会严重影响指标,例如接收机灵敏度,误码率和信噪比。影响相位噪声的一个关键参数是通过公式1计算得出的反馈分频器值N。

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VCO频率fVCO除以鉴相器频率fPD会产生N,它乘以PLL的分频器和电荷泵。如果可以减小该值,则还可以降低噪声性能。从理论上讲,可以在不增加fPD的情况下将N减小2倍,从而将相位噪声提高到6 dB。如果通过将fPD加倍将N减小2倍,则PLL 1 / f噪声不会提高,但是PLL噪声会提高到3 dB。无论哪种情况,减少N对相位噪声都是有益的。

但是,很少有因素会限制您减少N的程度:

fPD的最大值受到限制;限制fPD的一件事是输入频率fOSC。通常,除非存在乘数,否则fPD不能大于fOSC。许多设备具有一个非常有用的x2乘法器,但是大于该值的分频器通常会比低N所实现的改进增加更多的噪声。除了受fOSC限制之外,最大fPD通常限于几百兆赫兹由于电荷泵的架构。

N的最小值可以被限制。对于更高频率的PLL,N被设计为在非常高的频率下运行,这需要可以对最小N施加限制的预分频器。此外,如果N支持小数,则该小数电路可以对N施加其他限制。

下变频以获得更好的相位噪声

图2显示了一种方法,该方法可以通过添加稳定且非常低的噪声频率fMIX来降低N而又不增加fPD。

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图2下变频架构可以帮助实现更好的噪声相位。资料来源:德州仪器(Texas Instruments)

公式2将减少的N表示为:

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公式3显示了此架构在环路带宽内的理论PLL相位噪声改善:

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环路增益常数将影响环路动态,如公式4所示:

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当环路增益发生显着变化时,环路带宽也将发生变化,从而导致不稳定或更大的环路带宽(具有很高的峰值)。调整电荷泵增益KPD会使环路增益保持相对恒定,就像重新设计环路滤波器一样。

图3显示了理论分析,其中忽略了混频器和用于混频的本地振荡器的噪声以及PLL的任何实际限制。本示例中的默认曲线适用于LMX2820宽带射频合成器。该器件具有200 MHz的fPD和9 GHz的输出频率,因此N为45。从理论上讲,增加的FPD曲线用于将fPD增加到9 GHz。

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图3理论分析显示PLL N从45降低到1。来源:德州仪器(Texas Instruments)

下变频曲线显示了使用图2所示的架构将9 GHz输出与无噪声8.8 GHz输出混频器混频至0.2 GHz时的理论相位噪声。对于这些仿真,重新设计环路滤波器可保持类似的效果。环路带宽。

当fPD增加45倍时,PLL噪声平稳性提高,而PLL 1 / f噪声却没有。相位噪声仍然是一个很好的改善,但是当输出进行下变频时,相位噪声性能会大大提高。

默认设置下的相位噪声测量

对下变频的理论分析显示出令人鼓舞的结果,但是有必要通过实际测量来证明这一点。因此,在基于LMX2820的评估板的测试中使用了图3中的结果,条件如图4和表1所示。

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图4设计示例显示了传统的PLL设置。资料来源:德州仪器(Texas Instruments)

表1播种了环路滤波器参数以进行实际测量。资料来源:德州仪器(Texas Instruments)

我们将来自100 MHz振荡器的相位噪声添加到仿真中。图5比较了测量值和模拟值。尽管模拟中的遥远相位噪声似乎略有偏离,但近距离相位噪声显示出接近的一致性,这表明即使经过1 MHz的偏移,PLL噪声仍在环路带宽内的相位噪声中占主导地位。

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图5图形表示形式比较了测量值和模拟值。资料来源:德州仪器(Texas Instruments)

由于PLL噪声主导着近相噪声,因此通过减小N来改善PLL噪声有很多潜在的好处。在这种特殊情况下,已经使用x2输入乘法器将fPD最大化至200 MHz。尽管LMX2820芯片确实具有更高的输入倍增器值,但使用这些更高的倍增器会增加噪声,而噪声的减小幅度要比减小的N值大。因此,在这种情况下,x2输入乘法器是最佳选择。

通过下变频测量相位噪声

在使fPD最大化的情况下,改善相位噪声的另一种方法是通过下变频降低N。此设计任务需要干净的信号源(通常是固定频率的晶体或该晶体的倍频版本)。但是,对于此设置,为方便起见,我们使用了信号发生器。图6和表2显示了设置条件。

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图6这是下变频器架构设置的外观。资料来源:德州仪器(Texas Instruments)

表2显示了下变频架构的环路滤波器参数。资料来源:德州仪器(Texas Instruments)

图7显示了从LMX2820芯片获得的测量结果和仿真,该芯片具有用于下变频频率的独立输入引脚。出于仿真目的,从整个噪声分布图中减去38.9 dB,将本地振荡器(在这种情况下为信号发生器)的相位噪声从8.8 GHz降低至100 MHz。如果混频器具有明显的噪声分布,则可以用相同的方法将其缩小。在这种情况下,无源混频器的噪声远低于系统中的其他噪声源。

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图7从宽带射频合成器设备获得的测量结果和仿真。资料来源:德州仪器(Texas Instruments)

我们针对LMX2820器件进行了其他调整。在此器件上使用外部混频器输入引脚需要使用单相频率检测器模式,这有效地使电荷泵增益减半,并使PLL的品质因数降低3 dB。我们将此数字作为模拟因素。

正如公式3所预测的,相位噪声的好处不是20log(45)= 33-dB的好处。无法获得全部理论收益的原因是它受到混频器本地振荡器噪声的限制。通过使用较干净的本地振荡源,可以大幅降低相位噪声。无论如何,如图8所示,相位噪声的改善仍然很大。

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图8对于下变频架构,相位噪声的改善仍然很大。资料来源:德州仪器(Texas Instruments)

下转换方法和刺激

除了改善相位噪声外,下变频理论上还可以改善杂散。通过下变频,工程师可以使用混合频率使fVCO偏离fOSC的近整数倍,从而改善整数边界杂散。此外,通过减少N,理论上电荷泵的整数PLL杂散将减少20log(N)。

马刺很复杂,有多种原因,因此很难不经过测试就知道马刺的全部收益。但是,如果使用正确的方式,则降频转换方法理论上可以改善某些杂讯。

编辑:hfy

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发表于 04-18 21:05 ? 43次 阅读
MC100EP33 3.3 V / 5.0 V ECL÷·4分频器

NBXHBA017 晶体振荡器模块,PureEdge?,156.25 MHz LVPECL,3.3 V

信息 NBXDBB017双频晶体振荡器(XO)旨在满足当今3.3 V LVPECL时钟生成应用的要求。该器件采用高Q基波晶体和锁相环(PLL)倍频器,提供可选的156.25 MHz或312.5 MHz,超低抖动和相位噪声LVPECL差分输出。该器件是安森美半导体PureEdge?时钟系列的成员,可提供精确和精确的时钟解决方案。提供5 mm x 7 mm SMD(CLCC)封装,16 mm胶带和卷轴,数量为1,000。频率稳定性选项可用50 PPM NBXDBA017或20 PPM NBXDBB017。 可选输出频率 - 156.25 MHz(默认)/ 312.5 MHz LVPECL差分输出 用途高Q基本模式晶体和PLL倍频器 超低抖动和相位噪声 - 0.4 ps(12 kHz - 20 MHz) 工作范围3.3 V +/- 10% 总频率稳定性 - +/- 20PPM或+/- 50PPM...
发表于 04-18 21:05 ? 117次 阅读
NBXHBA017 晶体振荡器模块,PureEdge?,156.25 MHz LVPECL,3.3 V

NBSG53A 具有复位和OLS的2.5 V / 3.3 V可选差分时钟/数据D触发器/时钟分频器

A是一个多功能差分D触发器(DFF)或固定2分频(DIV / 2)时钟发生器。这是GigaComm高性能硅锗产品系列的一部分。提供可绑定的控制引脚以在两个功能之间进行选择。该器件采用扁平4x4 mm 16引脚倒装芯片BGA(FCBGA)封装。 NBSG53A是一款具有数据,时钟,OLS,复位和选择输入的器件。差分输入采用内部50欧姆端接电阻,可接受NECL(负ECL),PECL(正ECL),CMOS,CML或LVDS。 OLS输入用于在五个不连续的步骤中编程0到800 mV之间的峰峰值输出幅度。 RESET和SELECT输入是单端的,可以使用LVECL或LVCMOS输入电平驱动。 数据在时钟的上升沿传输到输出。 NBSG53A的差分时钟输入允许器件也用作负边沿触发器件。 特性 最大输入时钟频率(DFF)> 8 GHz典型值 最大输入时钟频率(DIV / 2)> 10 GHz典型 210 ps典型传播延迟(OLS = FLOAT) 45 ps典型上升和下降时间(OLS = FLOAT) 可选输出电平(0 V,200 mV,400 mV,600 mV或800 mV峰峰值输出) 50Ω内部输入端接电阻 DIV / 2模式(选择低电平有效)...
发表于 04-18 21:05 ? 146次 阅读
NBSG53A 具有复位和OLS的2.5 V / 3.3 V可选差分时钟/数据D触发器/时钟分频器

NB7V32M 1.8 V / 2.5 V 10 GHz÷·2时钟分频器 带CML输出

M是具有异步复位功能的差分2分频时钟分频器。差分时钟输入包含内部50欧姆端接电阻,可接受LVPECL,CML和LVDS逻辑电平。 NB7V32M产生输入时钟的2分频输出副本,工作频率高达10GHz,抖动最小。复位引脚在上升沿置位。上电时,内部触发器将达到随机状态; Reset允许在系统中同步多个NB7V32M。 16mA差分CML输出提供匹配的内部50欧姆端接,当外部接收器以50欧姆端接至VCC时,可确保400mV输出摆幅。 NB7V32M是NB7L32M 2.5V / 3.3V的1.8V / 2.5V版本,采用扁平3mm x 3mm 16引脚QFN封装。 特性 最大输入时钟频率> 10 GHz,典型值 随机时钟抖动...
发表于 04-18 21:05 ? 130次 阅读
NB7V32M 1.8 V / 2.5 V 10 GHz÷·2时钟分频器 带CML输出

NB7N017M 带CML输出的8位分频器

7M是一款高速8位双模可编程分频器/预分频器,具有16 mA CML输出,能够在大于3.5 GHz的输入频率下进行切换。 CML输出结构包含到VCC的内部50欧姆源端接电阻。该器件可为VCC产生400 mV输出幅度,50欧姆接收电阻。这种I / O结构可以在50欧姆系统中轻松实现NB7N017M。 差分输入包含50欧姆的VT焊盘终端电阻,所有差分输入接受RSECL,ECL,LVDS,LVCMOS,LVTTL和CML。内部,NB7N017M使用大于3.5 GHz的8位可编程降压计数器。选择引脚SEL用于在两个字Pa(0:7)和Pb(0:7)之间进行选择,它们分别存储在REGa和REGb中。两个并行加载引脚PLa和PLb分别用于加载电平触发编程寄存器REGa和REGb。可提供差分时钟使能CE引脚。 NB7N017M提供差分输出TC。当计数器达到全零状态时,终端计数输出TC在一个时钟周期内变为高电平。为降低输出相位噪声,TC通过上升沿触发锁存器重新定时。 特性 最大输入时钟频率> 3.5 GHz典型值 50欧姆内部输入和输出端接电阻器 所有单端控制引脚兼容CMOS和PECL / NECL 使用REGa和REGb中存储的两个单端字,Pa和...
发表于 04-18 21:05 ? 139次 阅读
NB7N017M 带CML输出的8位分频器

NB7V33M 时钟分频器 ÷4,10 GHz 1.8 V / 2.5 V 带CML输出

M是一个带有异步复位的差分4分频时钟分频器。差分时钟输入包含内部50欧姆端接电阻,可接受LVPECL,CML和LVDS逻辑电平。 NB7V33M产生一个输入时钟的div 4输出副本,工作频率高达10GHz,抖动最小。复位引脚在上升沿置位。通电后,内部触发器将达到随机状态。 Reset允许在系统中同步多个NB7V33M。 16mA差分CML输出提供匹配的内部50欧姆端接,当外部接收器以50欧姆端接到VCC时,提供400mV输出摆幅。 NB7V33M是NB7V32M(div 2)的div 4版本,采用扁平3mm x 3mm 16引脚QFN封装。 NB7V33M是GigaComm系列高性能时钟产品的成员。 特性 最大输入时钟频率> 10 GHz,典型值 260 ps典型传播延迟 35 ps典型上升和下降时间 差分CML输出,400 mV peaktopeak,典型 内部50欧姆输入端接电阻器 随机时钟抖动...
发表于 04-18 21:05 ? 288次 阅读
NB7V33M 时钟分频器 ÷4,10 GHz 1.8 V / 2.5 V 带CML输出

MC100EL33 5.0 V ECL÷·4分频器

信息 MC10EL / 100EL33是一个集成的÷4分频器。差分时钟输入和V 允许器件的差分,单端或AC耦合接口。如果使用,应使用0.015F电容将V 输出旁路至地。另请注意,V 仅用作EL33的输入偏置,V 输出具有有限的电流吸收和源功能。 复位引脚是异步的,并在上升沿置位。上电时,内部触发器将达到随机状态;复位允许在系统中同步多个EL33。 100系列包含温度补偿。 650ps传播延迟 4.0GHz切换频率 ESD保护:> 1 KV HBM,> 100 V MM PECL模式工作范围:V = 4.2 V至5.7 V,V = 0 V NECL模式工作范围:V = 0 V,V = -4.2 V至-5.7 V 内部输入下拉CLK(s)和R上的电阻 符合或超过JEDEC规范EIA / JESD78 IC闩锁测试 湿度敏感度等级1 有关其他信息,请参阅应用说明AND8003 / D 可燃性等级:UL-94代码V-0 @ 1/8“,氧指数28至34 晶体管数= 95器件 无铅封装可用...
发表于 04-18 20:59 ? 149次 阅读
MC100EL33 5.0 V ECL÷·4分频器

NB7L32M ÷·2分频器 带CML输出

M是一款集成/ 2分频器,具有差分时钟输入和异步复位。 差分时钟输入采用内部50Ω端接电阻,可接受LVPECL(正ECL),CML或LVDS。高频复位引脚在上升沿有效。上电时,内部触发器将达到随机状态;复位允许在系统中同步多个NB7L32M。 差分16 mA CML输出提供匹配的内部50Ω端接,当外部接收器端接50Ω至VCC时,可保证400 mV输出摆幅(见图16) 。 该器件采用小型3x3 mm 16引脚QFN封装。 特性 最大输入时钟频率14 GHz典型 200 ps最大传播延迟 30 ps典型的上升和下降时间...
发表于 04-18 20:58 ? 141次 阅读
NB7L32M ÷·2分频器 带CML输出

NB6N239S 3.3 V任何差分时钟到LVDS ÷·1/2/4/8和÷·2 / 4/8/16时钟分频器

9S是一款高速,低偏移时钟分频器,带有两个分频电路,每个分频电路具有可选择的时钟分频比; Div1 / 2/4/8和Div 2/4/8/16。两个分压器电路都驱动LVDS兼容输出。 NB6N239S是ECLinPS MAX TM 系列高性能时钟产品的成员。 特性 最大时钟输入频率,3.0 GHz( 1.5 GHz与Div 1) 输入与LVDS / LVPECL / CML / HSTL兼容 120ps典型的上升/下降时间
发表于 04-18 20:58 ? 115次 阅读
NB6N239S 3.3 V任何差分时钟到LVDS ÷·1/2/4/8和÷·2 / 4/8/16时钟分频器

MC100EL32 5.0 V ECL÷·2分频器

信息 MC10EL / 100EL32是一个由2分频器组成的分区。差分时钟输入和V 允许器件的差分,单端或AC耦合接口。如果使用,应使用0.01 F电容将V 输出旁路至地。另请注意,V 仅用作EL32的输入偏置,V 输出具有有限的电流吸收和源功能。 复位引脚是异步的,并在上升沿置位。上电时,内部触发器将达到随机状态;复位允许在系统中同步多个EL32。 100系列包含温度补偿。 510ps传播延迟 3.0GHz切换频率 ESD保护:> 1 KV HBM,> 100 V MM PECL模式工作范围:V = 4.2 V至5.7 V,V = 0 V NECL模式工作范围:V = 0 V,V = -4.2 V至-5.7 V 内部输入下拉CLK(s)和R上的电阻 符合或超过JEDEC规范EIA / JESD78 IC闩锁测试 湿度敏感度等级1 有关其他信息,请参阅应用说明AND8003 / D 可燃性等级:UL-94代码V-0 @ 1/8“,氧指数28至34 晶体管数= 82个设备 < / UL>...
发表于 04-18 20:53 ? 118次 阅读
MC100EL32 5.0 V ECL÷·2分频器

MC100EL1648 压控振荡器 ECL 5.0 V

L1648需要一个由电感(L)和电容(C)组成的外部并联储能电路。变容二极管可以包含在谐振电路中,以为振荡器提供电压可变输入(V CO )。该设备还可以用于需要固定频率时钟的许多其他应用中。 MC100EL1648非常适合需要本地振荡器的应用。系统包括电子测试设备和数字高速通信。 MC100EL1648基于MC1648的V CO 电路拓扑结构。 MC100EL1648采用先进的双极性工艺技术,可实现在扩展频率范围内工作的设计。 MC100EL1648的ECL输出电路不是传统的开放式发射极输出结构,而是具有片上终端标称值为510欧姆的电阻器。这有助于将输出信号直接交流耦合到传输线中。由于这种输出配置,不需要外部下拉电阻来为输出提供直流电流路径。此输出旨在驱动一个ECL负载。如果用户需要扇出信号,则应使用ECL缓冲器,例如MC10EL16线路接收器/驱动器 注意:MC100EL1648不能用作晶体振荡器。 特性 典型工作频率高达1100 MHz 5.0 Vdc电源时的低功耗19 mA 相位噪声-25 dBc / Hz,25 kHz典型值 ESD保护:> 2 KV HBM,> 100 V MM PECL模式工作范围:V CC = 5.0 V,V EE =...
发表于 04-18 20:52 ? 224次 阅读
MC100EL1648 压控振荡器 ECL 5.0 V

74VHC123A 双通道可触发多谐振荡器

A是一款先进的高速CMOS单稳态多谐振荡器,采用硅栅极CMOS技术制造。它实现了与等效双极型肖特基TTL相似的高速运行,同时保持了CMOS低功耗。每个多谐振荡器都具有负A和正B转换触发输入,两者均可用作禁止输入。另外包含清零输入,处于低电平时可复位单次采样.VHC123A可以在清零正转换期间触发,此时A保持低电平,B保持高电平。输出脉冲宽度由以下等式确定:PW =(R x )(C x );其中PW单位为秒,R单位为欧姆,C单位为法拉.R x 和C x 的限值为:外部电容器,C x 无限制外部电阻,R x V CC = 2.0V,最小值5 kohm V CC > 3.0V,最小值1 kohm输入保护电路确保0到7V可施加到输入引脚,而不管电源电压如何。此器件可用于连接5V至3V系统和两个电源系统(例如备用电池)。此电路可防止器件因电和输入电压不匹配而受损。 特性 高速:T A = 25°C时,t PD = 8.1 ns(典型值) 低功耗:T A = 25°C时,I CC =4μA(最大值) 有效状态:I CC =600μA(最大值),T A = 25°C时 高抗噪能力:V NIH = V NIL = 28%V CC (最小值) 所有...
发表于 04-18 19:47 ? 431次 阅读
74VHC123A 双通道可触发多谐振荡器

MC10EP32 3.3 V / 5.0 V ECL÷·2分频器

100EP32是一个集成的2分频器,具有差分CLK输入。 V BB 引脚,一个内部产生的电源,仅适用于该器件。对于单端输入条件,未使用的差分输入连接到V BB 作为开关参考电压。 V BB 也可以重新连接AC耦合输入。使用时,通过0.01μF电容去耦V BB 和V CC ,并限制电流源或吸收至0.5mA。不使用时,V BB 应保持打开状态。 复位引脚是异步的,并在上升沿置位。上电时,内部触发器将达到随机状态;复位允许在系统中同步多个EP32。 100系列包含温度补偿。 特性 350ps典型传播延迟 最高频率> 4 GHz典型 PECL模式工作范围:V CC = 3.0 V至5.5 V V EE = 0 V NECL模式工作范围:V CC = 0 V V EE = -3.0 V至-5.5 V 打开输入默认状态 输入的安全钳位 Q输出将在输入打开或V EE 无铅封装可用 应用 减少替代CMOS和TTL技术的系统时钟偏差。 电路图、引脚图和封装图...
发表于 04-18 19:13 ? 216次 阅读
MC10EP32 3.3 V / 5.0 V ECL÷·2分频器

MC100EP32 3.3 V / 5.0 V ECL÷·2分频器

信息 MC10 / 100EP32是一个集成的2分频器,带有差分CLK输入。 V 引脚,一个内部产生的电源,可用于这个设备只。对于单端输入条件,未使用的差分输入连接到V 作为开关参考电压。 V 也可以重新连接AC耦合输入。使用时,通过0.01μF电容去耦V 和V ,并限制电流源或吸收至0.5mA。不使用时,V 应保持开路。复位引脚是异步的,并在上升沿置位。上电时,内部触发器将达到随机状态;复位允许在系统中同步多个EP32。 100系列包含温度补偿。 350ps典型传播延迟 最大频率> 4 GHz典型 PECL模式工作范围:V = 3.0 V至5.5 V V = 0 V NECL模式工作范围:V = 0 V ,其中V = -3.0 V至-5.5 V 打开输入默认状态< / li> 输入安全钳位 Q输出打开或V 无铅封装可用时默认为低电平 < / DIV>电路图、引脚图和封装图...
发表于 04-18 18:59 ? 99次 阅读
MC100EP32 3.3 V / 5.0 V ECL÷·2分频器

NBXDBA009 晶体振荡器模块,PureEdge?,75 MHz / 150 MHz,3.3 V

信息 NBXDBA009双频晶体振荡器(XO)旨在满足当今3.3 V LVPECL时钟生成应用的要求。该器件采用高Q基波晶体和锁相环(PLL)倍频器,提供可选的75 MHz或150 MHz,超低抖动和相位噪声LVPECL差分输出。 LVPECL差分输出 使用高Q基本模式晶体和PLL倍频器 超低抖动和相位噪声0.4 ps(12 kHz20 MHz) 可选输出频率75 MHz(默认)/ 150 MHz 密封陶瓷SMD封装 符合RoHS标准 工作范围3.3 V 10% 总频率稳定性50 PPM...
发表于 04-18 18:59 ? 145次 阅读
NBXDBA009 晶体振荡器模块,PureEdge?,75 MHz / 150 MHz,3.3 V

NBXDBA017 晶体振荡器模块,PureEdge?,156.25 MHz / 312.50 MHz LVPECL,3.3 V

信息 NBXDBB017双频晶体振荡器(XO)旨在满足当今3.3 V LVPECL时钟生成应用的要求。该器件采用高Q基波晶体和锁相环(PLL)倍频器,提供可选的156.25 MHz或312.5 MHz,超低抖动和相位噪声LVPECL差分输出。该器件是安森美半导体PureEdge?时钟系列的成员,可提供精确和精确的时钟解决方案。提供5 mm x 7 mm SMD(CLCC)封装,16 mm胶带和卷轴,数量为1,000。频率稳定性选项可用50 PPM NBXDBA017或20 PPM NBXDBB017。 可选输出频率 - 156.25 MHz(默认)/ 312.5 MHz LVPECL差分输出 用途高Q基本模式晶体和PLL倍频器 超低抖动和相位噪声 - 0.4 ps(12 kHz - 20 MHz) 工作范围3.3 V +/- 10% 总频率稳定性 - +/- 20PPM或+/- 50PPM...
发表于 04-18 18:59 ? 175次 阅读
NBXDBA017 晶体振荡器模块,PureEdge?,156.25 MHz / 312.50 MHz LVPECL,3.3 V

NBXDBA012 时钟振荡器模块,PureEdge?,106.25 MHz / 212.50 MHz FibreChannel LVPECL,3.3 V

信息 NBXDBA012双频晶体振荡器(XO)旨在满足当今3.3 V LVPECL时钟生成应用的要求。该器件采用高Q基波晶体和锁相环(PLL)倍频器,提供可选的106.25 MHz或212.5 MHz,超低抖动和相位噪声LVPECL差分输出。该器件是安森美半导体PureEdge?时钟系列的成员,可提供精确和精确的时钟解决方案。 可选输出频率 - 106.25 MHz / 212.5 MHz LVPECL差分输出 使用高Q基本模式晶体和PLL倍频器 超低抖动和相位噪声 - 0.4 ps(12 kHz - 20 MHz) 频率稳定性 - 50 PPM 工作范围3.3 V 10%...
发表于 04-18 18:59 ? 144次 阅读
NBXDBA012 时钟振荡器模块,PureEdge?,106.25 MHz / 212.50 MHz FibreChannel LVPECL,3.3 V

NBXSBA010 晶体振荡器模块,PureEdge?,100 MHz LVPECL,3.3 V

信息 NBXSBA010单频晶体振荡器(XO)旨在满足当今3.3 V LVPECL时钟生成应用的要求。该器件采用高Q基波晶体和锁相环(PLL)倍频器,可提供100 MHz,超低抖动和相位噪声LVPECL差分输出。该器件是安森美半导体PureEdge?时钟系列的成员,可提供精确和精确的时钟解决方案。提供5 mm x 7 mm SMD(CLCC)封装,16 mm磁带和卷轴,数量为1,000. LVPECL差分输出 超低抖动和相位噪声 - 0.4 ps(12 kHz - 20 MHz) 输出频率 - 100 MHz 工作范围3.3 V 10% 总频率稳定性 - +/- 50PPM < / UL>...
发表于 04-18 18:59 ? 125次 阅读
NBXSBA010 晶体振荡器模块,PureEdge?,100 MHz LVPECL,3.3 V

NBXSBA017 晶体振荡器模块,PureEdge?,312.5 MHz LVPECL,3.3 V

信息 NBXDBB017双频晶体振荡器(XO)旨在满足当今3.3 V LVPECL时钟生成应用的要求。该器件采用高Q基波晶体和锁相环(PLL)倍频器,提供可选的156.25 MHz或312.5 MHz,超低抖动和相位噪声LVPECL差分输出。该器件是安森美半导体PureEdge?时钟系列的成员,可提供精确和精确的时钟解决方案。提供5 mm x 7 mm SMD(CLCC)封装,16 mm胶带和卷轴,数量为1,000。频率稳定性选项可用50 PPM NBXDBA017或20 PPM NBXDBB017。 可选输出频率 - 156.25 MHz(默认)/ 312.5 MHz LVPECL差分输出 用途高Q基本模式晶体和PLL倍频器 超低抖动和相位噪声 - 0.4 ps(12 kHz - 20 MHz) 工作范围3.3 V +/- 10% 总频率稳定性 - +/- 20PPM或+/- 50PPM...
发表于 04-18 18:59 ? 170次 阅读
NBXSBA017 晶体振荡器模块,PureEdge?,312.5 MHz LVPECL,3.3 V
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